أطلقت شركة Keysight حلاً جديدًا لتصميم الشرائح الرقمية عالية السرعة

يُضيف هذا البرنامج المُحسّن إمكانيات محاكاة لمعيار Universal Chiplet Interconnect Express (UCIe) 2.0، ويدعم معيار Bunch of Wires (BoW) التابع لمشروع الحاسوب المفتوح. وبصفته حلاً متطورًا لتصميم الشرائح على مستوى النظام والتصميم من القالب إلى القالب (D2D)، يُتيح Chiplet PHY Designer التحقق من صحة ما قبل السيليكون، مما يُبسط عملية تصميم الشريحة وتصنيعها.

تدعم Keysight Technologies الآن حلول معالجة البيانات المتنوعة

مع تزايد تعقيد الذكاء الاصطناعي ورقائق مراكز البيانات، يُعدّ ضمان اتصال موثوق بين الرقائق أمرًا بالغ الأهمية لضمان الأداء. ويواجه السوق هذا التحدي من خلال معايير مفتوحة ناشئة مثل UCIe وBoW لتحديد الترابطات بين الشرائح الصغيرة في التغليف المُحسّن ثنائي الأبعاد/ثلاثي الأبعاد أو المُركّب/المُحسّن. ومن خلال اعتماد هذه المعايير والتحقق من توافقها مع الشرائح الصغيرة، يُساهم المصممون في بناء منظومة متكاملة للتوافق بين الشرائح الصغيرة، مما يُقلل من تكلفة ومخاطر تطوير تكنولوجيا أشباه الموصلات.

يساعد الحل أيضًا في تقصير وقت طرح المنتج في السوق، وأتمتة عملية المحاكاة وإعداد اختبار الامتثال، مثل دالة نقل الجهد (VTF)، وتبسيط عملية تصميم الشريحة.

قبل عام، أطلقت شركة Keysight EDA برنامج Chiplet PHY Designer كأول أداة للتحقق من صحة مكونات ما قبل السيليكون في السوق، مع إمكانيات نمذجة ومحاكاة متعمقة؛ فهو يُمكّن مصممي الشرائح من التحقق بسرعة ودقة من مطابقة تصميماتهم للمواصفات قبل التصنيع، وفقًا لما قاله هي-سو لي، رئيس تطوير العملاء لقطاع التقنيات الرقمية عالية السرعة في Keysight EDA. وأضاف: "يلبي الإصدار الأخير المعايير الناشئة مثل UCIe 2.0 وBoW، ويوفر ميزات جديدة مثل تعيين ساعة QDR وتحليل تداخل النظام للناقلات أحادية الاتجاه. يستخدم المهندسون Chiplet PHY Designer لتوفير الوقت وتقليل الأخطاء، مما يضمن استيفاء تصميماتهم لمتطلبات الأداء قبل التصنيع."

المصدر: https://thanhnien.vn/keysight-ra-mat-giai-phap-thiet-ke-chiplet-ky-thuat-so-toc-do-cao-moi-185250205141620491.htm